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# 第8章 CPU的结构和功能
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> 📖 本章介绍CPU的功能、内部结构和指令执行过程。
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> 🎯 重点理解CPU组成和指令周期
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## 📋 本章目录
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- [[#8.1 CPU的结构]]
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- [[#8.2 指令周期]]
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- [[#8.3 指令流水]]
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- [[#8.4 中断系统]]
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- [[#本章小结]]
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## 8.1 CPU的结构
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### 8.1.1 CPU的功能
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> [!info] 核心功能
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> CPU负责协调并控制计算机各部件执行程序的指令序列。
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**基本功能**：
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| 功能 | 说明 |
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|------|------|
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| **指令控制** | 控制程序的顺序执行 |
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| **操作控制** | 产生完成每条指令所需的控制命令 |
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| **时间控制** | 对各种操作加以时间上的控制 |
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| **数据加工** | 对数据进行算术运算和逻辑运算 |
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| **中断处理** | 处理异常情况和特殊请求 |
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### 8.1.2 CPU结构框图
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```mermaid
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graph TB
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subgraph "CPU内部结构"
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subgraph "运算器"
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ALU[ALU<br/>算术逻辑单元]
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ACC[ACC<br/>累加寄存器]
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PSW[PSW<br/>程序状态字]
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REG[通用寄存器组]
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end
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subgraph "控制器"
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CU[CU<br/>控制单元]
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PC[PC<br/>程序计数器]
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IR[IR<br/>指令寄存器]
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MAR[MAR<br/>存储器地址寄存器]
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MDR[MDR<br/>存储器数据寄存器]
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||
end
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||
end
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ALU <--> |"数据"| REG
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ALU <--> |"数据"| ACC
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CU --> |"控制信号"| ALU
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CU --> |"控制信号"| REG
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PC --> |"地址"| MAR
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IR --> |"指令"| CU
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MAR <--> |"地址"| MEM[主存]
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MDR <--> |"数据"| MEM
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style ALU fill:#ff9999
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style CU fill:#99ccff
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style PC fill:#99ff99
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style IR fill:#ffcc99
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```
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### 8.1.3 CPU的寄存器
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#### 用户可见寄存器
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| 寄存器类型 | 功能 | 示例 |
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|------------|------|------|
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| **通用寄存器** | 可编程使用，存放操作数 | AX, BX, CX, DX |
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| **数据寄存器** | 存放操作数 | 数据寄存器 |
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| **地址寄存器** | 存放地址 | 基址寄存器、变址寄存器 |
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| **条件码寄存器** | 存放运算结果状态 | Z（零）、C（进位）、S（符号）、O（溢出） |
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#### 控制和状态寄存器
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| 寄存器 | 功能 | 可见性 |
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|--------|------|--------|
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| **PC** | 程序计数器，存放现行指令地址 | 用户可见 |
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| **IR** | 指令寄存器，存放当前指令 | 用户不可见 |
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| **MAR** | 存储器地址寄存器 | 用户不可见 |
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| **MDR** | 存储器数据寄存器 | 用户不可见 |
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| **PSW** | 程序状态字寄存器 | 部分可见 |
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**PC（程序计数器）**：
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- 存放现行指令地址
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- 具有计数功能（PC+1→PC）
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- 遇到转移指令时可被修改
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**IR（指令寄存器）**：
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- 存放当前正在执行的指令
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- 包含操作码和地址码
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- 操作码送CU译码
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**MAR（存储器地址寄存器）**：
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- 存放将被访问的存储单元地址
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||
- 位数与地址总线宽度相同
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**MDR（存储器数据寄存器）**：
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- 存放欲存入存储器的数据或从存储器读出的数据
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||
- 位数与数据总线宽度相同
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### 8.1.4 数据通路
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```mermaid
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graph TB
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subgraph "CPU内部数据通路"
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PC[PC] --> |"地址"| MAR[MAR]
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MAR --> |"地址"| MEM[主存]
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MEM --> |"数据"| MDR[MDR]
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MDR --> |"指令"| IR[IR]
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MDR --> |"数据"| ALU[ALU]
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REG[通用寄存器] <--> |"数据"| ALU
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ALU --> |"结果"| REG
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ALU --> |"状态"| PSW[PSW]
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||
end
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```
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## 8.2 指令周期
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### 8.2.1 指令周期的基本概念
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> [!info] 定义
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> 指令周期是取出一条指令并执行这条指令的时间。
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**组成**：
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```mermaid
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graph LR
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A[指令周期] --> B[取指周期]
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A --> C[执行周期]
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B --> B1[取指令]
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B --> B2[分析指令]
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||
C --> C1[执行指令]
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```
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### 8.2.2 指令周期流程
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```mermaid
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graph TB
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START[开始] --> FETCH[取指周期]
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FETCH --> DECODE[分析指令]
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DECODE --> EXEC[执行周期]
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EXEC --> CHECK{中断?}
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CHECK -->|是| INT[中断处理]
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CHECK -->|否| NEXT[取下一条指令]
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INT --> NEXT
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NEXT --> FETCH
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```
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### 8.2.3 取指周期
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**操作序列**：
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1. PC → MAR（地址送MAR）
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2. MAR → 地址总线 → 主存（地址送主存）
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3. CU发读命令（控制信号）
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4. 主存 → 数据总线 → MDR（指令送MDR）
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5. MDR → IR（指令送IR）
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6. PC + 1 → PC（程序计数器加1）
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7. OP(IR) → CU（操作码送CU译码）
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```mermaid
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sequenceDiagram
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participant PC
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participant MAR
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||
participant MEM as 主存
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||
participant MDR
|
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participant IR
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participant CU
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PC->>MAR: PC → MAR
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MAR->>MEM: 地址送主存
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CU->>MEM: 发读命令
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MEM->>MDR: 指令送MDR
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MDR->>IR: 指令送IR
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Note over PC: PC+1 → PC
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IR->>CU: 操作码送CU
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```
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### 8.2.4 执行周期
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**不同指令的执行周期**：
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| 指令类型 | 执行操作 |
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|----------|----------|
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| **取数指令** | MAR → 主存 → MDR → 寄存器 |
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| **存数指令** | 寄存器 → MDR → 主存 |
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| **加法指令** | 取操作数 → ALU运算 → 存结果 |
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| **转移指令** | 修改PC值 |
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| **空操作指令** | 无操作 |
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### 8.2.5 指令周期的时序
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```mermaid
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graph TB
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subgraph "指令周期时序"
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T0[时钟周期T0] --> T1[时钟周期T1]
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||
T1 --> T2[时钟周期T2]
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||
T2 --> T3[时钟周期T3]
|
||
end
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||
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||
subgraph "取指周期"
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T0 --> F1[PC → MAR]
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F1 --> F2[读主存]
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||
F2 --> F3[MDR → IR]
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||
F3 --> F4[PC+1]
|
||
end
|
||
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||
subgraph "执行周期"
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T0 --> E1[分析指令]
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E1 --> E2[取操作数]
|
||
E2 --> E3[执行操作]
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||
E3 --> E4[存结果]
|
||
end
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||
```
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### 8.2.6 指令流水
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> [!info] 概念
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> 将指令执行过程分解为多个阶段，各阶段并行执行。
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**流水线阶段**：
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```mermaid
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graph LR
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subgraph "指令流水线"
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IF[取指IF] --> ID[译码ID] --> EX[执行EX] --> MEM[访存MEM] --> WB[写回WB]
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||
end
|
||
```
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**流水线时序**：
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||
```mermaid
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||
gantt
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title 指令流水线时序
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dateFormat X
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||
axisFormat %s
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||
section 指令1
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||
取指IF : 0, 1
|
||
译码ID : 1, 2
|
||
执行EX : 2, 3
|
||
访存MEM : 3, 4
|
||
写回WB : 4, 5
|
||
|
||
section 指令2
|
||
取指IF : 1, 2
|
||
译码ID : 2, 3
|
||
执行EX : 3, 4
|
||
访存MEM : 4, 5
|
||
写回WB : 5, 6
|
||
|
||
section 指令3
|
||
取指IF : 2, 3
|
||
译码ID : 3, 4
|
||
执行EX : 4, 5
|
||
访存MEM : 5, 6
|
||
写回WB : 6, 7
|
||
```
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**加速比**：
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$$S = \frac{非流水线时间}{流水线时间} = \frac{n \times k}{k + (n-1)}$$
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- n：指令数
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- k：流水线级数
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**流水线冲突**：
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| 冲突类型 | 原因 | 解决方法 |
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|----------|------|----------|
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| **结构冲突** | 硬件资源冲突 | 资源复制 |
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| **数据冲突** | 数据依赖 | 数据前递、流水线暂停 |
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| **控制冲突** | 分支指令 | 分支预测、延迟分支 |
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## 8.3 中断系统
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### 8.3.1 中断的作用
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> [!info] 中断定义
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> 中断是指CPU暂停现行程序，转去处理中断请求，处理完毕后返回原程序继续执行。
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**主要作用**：
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1. **实现CPU与IO设备并行工作**
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2. **处理机器故障**
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3. **实现人机交互**
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||
4. **实现多道程序**
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### 8.3.2 中断系统组成
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```mermaid
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graph TB
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subgraph "中断系统"
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subgraph "中断源"
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IO[I/O设备]
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TIMER[定时器]
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||
FAULT[故障]
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||
SOFT[软件中断]
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||
end
|
||
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||
subgraph "中断判优"
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||
PRIO[优先级电路]
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||
end
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||
subgraph "中断响应"
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MASK[中断屏蔽]
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||
INTR[中断请求]
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||
INTA[中断响应]
|
||
end
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subgraph "中断处理"
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SAVE[保存现场]
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||
SERVICE[中断服务]
|
||
RESTORE[恢复现场]
|
||
end
|
||
end
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IO --> INTR
|
||
TIMER --> INTR
|
||
FAULT --> INTR
|
||
SOFT --> INTR
|
||
INTR --> PRIO
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PRIO --> MASK
|
||
MASK --> INTA
|
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INTA --> SAVE
|
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SAVE --> SERVICE
|
||
SERVICE --> RESTORE
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||
```
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### 8.3.3 中断处理过程
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```mermaid
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graph TB
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START[中断请求] --> CHECK{允许中断?}
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CHECK -->|否| WAIT[等待]
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CHECK -->|是| SAVE1[保存断点]
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SAVE1 --> SAVE2[保存现场]
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SAVE2 --> EI[开中断]
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||
EI --> SERVICE[执行中断服务程序]
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SERVICE --> DI[关中断]
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DI --> RESTORE1[恢复现场]
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RESTORE1 --> RESTORE2[恢复断点]
|
||
RESTORE2 --> RET[中断返回]
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RET --> END[继续执行]
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||
```
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||
### 8.3.4 中断判优
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**优先级原则**：
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1. 硬件故障 > 软件中断
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2. 高速设备 > 低速设备
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3. 输入 > 输出
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4. 实时设备 > 普通设备
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||
**判优方法**：
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| 方法 | 原理 | 特点 |
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|------|------|------|
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| 硬件判优 | 优先级电路 | 速度快 |
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| 软件判优 | 程序查询 | 灵活，速度慢 |
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## 📝 本章小结
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### 核心概念
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1. **CPU功能**：指令控制、操作控制、时间控制、数据加工、中断处理
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2. **CPU寄存器**：PC、IR、MAR、MDR、通用寄存器、PSW
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3. **指令周期**：取指周期 + 执行周期
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4. **指令流水**：提高并行度，加速指令执行
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5. **中断系统**：实现CPU与IO并行，处理异常
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### 关键公式
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- **流水线加速比**：$S = \frac{n \times k}{k + (n-1)}$
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### 重点图示
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> [!summary] 必须掌握的内容
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> 1. CPU内部结构框图
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> 2. 指令周期流程图
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> 3. 指令流水线时序图
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> 4. 中断处理流程图
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## 🧪 自测练习
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### 概念题
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1. 说明CPU的基本功能。
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2. 比较CPU中各类寄存器的作用。
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3. 解释指令流水线的原理和冲突。
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### 分析题
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1. 画出取指周期的时序图。
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2. 设计一个简单的中断处理流程。
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## 🔗 相关链接
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- [[07_指令系统]] - 上一章
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||
- [[09_控制单元功能]] - 下一章
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||
- [[10_控制单元设计]] - 控制单元设计
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||
- [[05_输入输出系统]] - 中断系统
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*本章难度：⭐⭐⭐⭐⭐ 困难*
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*重要程度：⭐⭐⭐⭐⭐ 核心重点* |